Hvorfor tRFC, tFAW, tRRD, tRRDL og tSTAG er vigtige i din RAM

Når man begynder at rode med RAM, er det første, man kigger på, de vigtigste timings: CL, tRCD, tRP og tRAS . Men så snart man dykker lidt dybere, dukker der akronymer som tRFC, tFAW, tRRD, tRRDL og tSTAG op , som lyder som volapyk og næsten aldrig bliver forklaret godt. Mange brugere bemærker, at disse værdier ændrer sig, når de opdaterer moduler eller aktiverer en XMP-profil, og spekulerer på, om de virkelig betyder noget i hverdagen, især til spil eller produktivitetsopgaver.

Realiteten er, at disse timings er interne parametre, der styrer, hvordan hukommelsen fysisk fungerer . De resulterer ikke altid i flere FPS eller højere benchmark-scorer, men de gør forskellen mellem et stabilt system og et, der går ned ved det mindste koncentrationssvigt. Desuden kan forkert justering af dem have den modsatte effekt: reduceret ydeevne på trods af at de har "mere aggressive" værdier. Lad os se, hvorfor dette sker, og hvordan hver timingindstilling ser ud.

Hvad er tRFC, tFAW, tRRD, tRRDL og tSTAG i RAM?

I RAM-specifikationerne vil du se, at der ud over de fire primære timings er en lang liste af undertimings. Blandt disse er tRFC, tFAW, tRRD, tRRDL og tSTAG, som styrer kritiske interne operationer i DRAM-chipsene . De styrer ikke direkte latenstid mellem CPU'en og hukommelsen, men snarere opdateringstider, aktiveringstider mellem banker og visse sikkerhedsbegrænsninger for at forhindre, at chipsene bliver overbelastede.

Mange modulproducenter, såsom G.SKILL, Crucial eller Patriot, programmerer disse subtimings ind i XMP- eller DOCP-profilerne efter omfattende stabilitets- og ydeevnetest . Derfor er resultatet nogle gange, når man forsøger at "forbedre" dem manuelt (ved drastisk at sænke værdierne), en mærkelig blanding af ustabilitet, fejl i MemTest eller endda ydeevnetab i syntetiske benchmarks som AIDA64 eller Membench.

Det er vigtigt at forstå, at så længe de primære timings er korrekte, finjusterer disse undertimings, hvordan arbejdsbyrden fordeles mellem hukommelsesbanker og rækker . Justering af dem kan gøre en forskel på tusindedele af et sekund eller små procentdele i benchmarks, men den absolutte prioritet er at sikre systemstabilitet under alle belastninger: spil, redigering, langvarig testning osv.

tRFC'ens rolle: opdatering af hukommelsesrækker

tRFC-timingen (Row Refresh Cycle Time) er en af ​​de vigtigste sekundære timings. Den styrer den minimumstid, RAM'en skal vente på at fuldføre en rækkeopdateringsoperation . Da DRAM-chips mister strøm over tid, skal de opdatere deres indhold med jævne mellemrum for at undgå datatab; tRFC bestemmer, hvor længe en række er "låst" under denne opdatering.

I nogle BIOS'er vil du se flere relaterede felter: tRFC (i cyklusser), tRFC (ns), tRFC2 og tRFC4 . Værdien i nanosekunder er realtid, og de andre udtrykkes i interne clock-cyklusser. I et praktisk eksempel med en ASUS ROG Strix G15 Advantage Edition havde standard-RAM'en og et Crucial DDR4 3200 MHz CL22 RAM-modul nøjagtig de samme opdateringshastighedsværdier.

• tRFC (ns) – 350
• tRFC – 560
• tRFC2 – 416
• tRFC4 – 256

Selvom den nye RAM var dobbeltsidet og havde forbedret subtiming på andre områder, var opdateringshastigheden fastsat til de samme sikre værdier . Dette er ret almindeligt: ​​producenten prioriterer langsigtet stabilitet, især i bærbare computere eller computere, der vil være tændt i mange timer.

Der er endda en regel, der er meget udbredt i overclocking-miljøet, til at relatere disse tider: tRFC2 ≈ tRFC × 0,768 og tRFC4 ≈ tRFC × 0,46 . Disse er vejledende forhold, der hjælper med at opretholde konsistens mellem de forskellige opdateringsparametre, når basisværdien justeres manuelt.

For at beregne en omtrentlig tRFC i cyklusser ud fra en estimeret værdi i nanosekunder bruger mange entusiaster en simpel formel: tRFC (cyklusser) ≈ (tRFC_ns × hukommelsesfrekvens) / antal kanaler . For eksempel for 180 ns ved 3600 MHz i dobbeltkanal : 0,18 × 3600 / 2 = 324 cyklusser. Denne type beregning er nyttig til at få en generel idé, men det er vigtigt at validere den med stabilitetstests.

tFAW: aktiveringsbegrænser i tidsvinduet

Parameteren tFAW (Four Activate Window) er en af ​​de mest forvirrende. Den definerer et tidsvindue, hvor kun et maksimalt antal rækkeaktiveringer kan udføres inden for samme rang, normalt fire. Det er en slags "trafiklys", der forhindrer chippen i at overbelastes ved at åbne for mange rækker på én gang.

En velkendt regel i overclocking-fællesskaber (og en som mange brugere tilskriver koreanske guider på fora som OCN) siger, at tFAW generelt bør være fire gange tRRDS . Det vil sige, at hvis tRRDS er 4, ville en tFAW på omkring 16 være en meget snæver margin. I praksis har kommercielle hukommelsesmoduler normalt en meget højere tFAW (40, 44, 48…) for at sikre en sikkerhedsmargin.

Det er blevet observeret i adskillige tests, at når tFAW sænkes under et vist punkt, begynder ydeevnen at forværres i stedet for at forbedres . En bruger, der finjusterede sit kit med XMP II, fandt ud af, at:

• Ved at reducere tFAW fra 44 til 40 forbedredes skrivepræstationen en smule (inden for fejlmarginen).
• Efterhånden som tFAW blev yderligere reduceret til under 40, faldt læse-/skrivehastighederne og latenstiderne.

Et andet tilfælde, med et Patriot Viper Steel-kit, der kørte med høj frekvens, viste en endnu tydeligere effekt: en øgning af tFAW og tWR fra 12 til 24 "for sikkerheds skyld" forårsagede et betydeligt fald i ydeevnen i Membench , selvom hukommelsestests ikke viste nogen fejl. Når brugeren vendte tilbage til mere aggressive værdier og justerede andre subtimings korrekt, som f.eks. tRFC, opnåede de meget bedre benchmarks uden at miste stabilitet.

Praktisk konklusion: tFAW er ikke blot et spørgsmål om "jo lavere, jo bedre ". Det skal være relateret til tRRDS og kittets interne design. Værdier, der er for høje eller for lave, vil i sidste ende begrænse ydeevnen, selvom hukommelsen består grundlæggende fejltests.

tRRD og tRRDL: minimumstid mellem rækkeaktiveringer

Tidspunkterne tRRD (Row to Row Delay) og tRRDL (Row to Row Delay Long) definerer minimumsintervallet mellem rækkeaktiveringer i forskellige banker. tRRDS refererer typisk til den korte forsinkelse, og tRRDL til den lange forsinkelse , som træder i kraft, når aktiveringen påvirker banker længere fra hinanden i chippen.

I praksis begrænser disse parametre, hvor hurtigt hukommelsescontrolleren kan hoppe mellem forskellige rækker for at udføre serviceanmodninger. Hvis du sætter dem for lavt, kan du støde på ustabilitet eller andre sikkerhedsmekanismer (såsom tFAW), der vil forsinke processen.

I eksemplet med ASUS ROG Strix G15, opstod denne forskel ved skift fra standard RAM til et dual-rank Crucial DDR4 3200 MHz CL22-sæt:

• Seriel: tRRDS 9, tRRDL 11, tFAW 48, tSTAG 12.
• Ny RAM: tRRDS 4, tRRDL 8, tFAW 34, tSTAG 9.

Selvom de primære timings forblev de samme, var subtimingen mærkbart mere aggressiv på Crucial RAM. Alligevel var forskellene i ydeevne minimale i den virkelige verden (spil og produktivitet) . Ændringen var mere mærkbar i syntetiske benchmarks end i daglig brug.

En anden bruger, der justerede deres XMP II-profil, stødte på en mærkelig situation med tRRDL: når tRRDL blev sænket fra dens oprindelige værdi, svingede læse-, skrive- og latenstidsresultaterne inden for fejlmarginen . Med tRRDL indstillet til 8 eller 9 var resultaterne stort set svarende til basiskonfigurationen; yderligere reduktion forårsagede forringelse af ydeevnen. Med andre ord er der et optimalt punkt, ud over hvilket yderligere justeringer ikke længere hjælper.

Mange avancerede guider anbefaler, at tRRDL ikke presses for langt under de værdier, der foreslås af XMP-profilen , især med dual-range (DR) moduler, hvor de elektriske krav er højere. Systemets egen adfærd ender med at "betale prisen" for disse overdrivelser, nogle gange med et ydelsesforringelse, der virker ulogisk på papiret.

Hvad er tSTAG, og hvorfor bliver det sjældent talt om?

tSTAG er en af ​​de subtiming-indstillinger, der ofte vises i avancerede BIOS-versioner, og som næsten ingen rører ved. Det refererer normalt til en slags "forskudt" eller forskudt forsinkelse mellem bestemte interne kommandoer , der er designet til at undgå signalkonflikter, når bestemte operationer er kædet sammen.

I det praktiske eksempel med ASUS bærbarens RAM, ændrede skift fra standardhukommelse til Crucial tSTAG fra 12 til 9. Dette er en lidt mere aggressiv justering, men i praksis medførte det ikke et målbart spring i almindelige benchmarks . Denne type subtiming justeres mere af chippens og controllerens interne krav end af en direkte indflydelse på ydeevnen.

Derfor er mange eksperter på fora enige om, at prioriteten ved overclocking er at fokusere på de primære timings og vigtige subtimings såsom tRFC, tFAW, tRRD, tWTR og tWR . Parametre som tSTAG overlades normalt til BIOS' automatiske indstillinger eller de værdier, der er defineret af producenten.

Selvom du kan eksperimentere med dem, hvis du vil presse den sidste 1% af ydeevnen ud, er de ikke det første sted, du skal kigge, hvis du ønsker en klar forbedring af spil eller for at fremskynde produktivitetsopgaver . Risikoen for at forårsage mærkelige ustabiliteter uden nogen mærkbar gevinst opvejer normalt den potentielle fordel.

Forhold og grundlæggende regler mellem timings

Enhver, der har kigget på overclocking-fora, har set utallige regler og formler til at relatere timings. Nogle af de mest anvendte er baseret på akkumuleret fællesskabserfaring , såsom dem en bruger indsamlede fra en velkendt koreansk "ingeniør" hos OCN. Disse regler er ikke hugget i sten, men de tjener som et udgangspunkt.

Der er også flere almindelige måder at beregne TRAS på :

• tRP + TRAS ≈ tRC

Der er også flere almindelige måder at beregne TRAS på:

• TRAS ≈ tRCD + tCL (den mest brugte).
• TRAS ≈ tCL + tRP.
• tRAS ≈ tRCD + tWR + tBL (tBL er burstlængden).

Med hensyn til tWR (Write Recovery Time) er der en række "regler" for at forhindre, at den bliver for lav:

• tWR ≥ tRRDS + tWTRS
• tWR ≥ tCL + tRTP
• tWR ≥ TRAS − tRCD

Hvis disse minimumskrav ikke er opfyldt, kan systemet bestå nogle lette tests, men fejle under tungere belastninger eller efter flere timers brug . Det er det typiske "det virker stabilt, men spillet går ned efter et stykke tid"-scenarie.

En anden interessant gruppe af relationer påvirker tRDWR (Read to Write Delay) . I nogle konfigurationer bruges følgende reference:

• tRDWR ≈ tRCD_RD / 2 som en basisværdi.

Derfra overvejes visse "sikre" værdier afhængigt af om RAM'en er single-rank (SR) eller dual-rank (DR) :

• 2× SR: tRDWR = tRCD_RD / 2
• 4× SR: tRDWR = tRCD_RD / 2 + 1
• 2× DR: tRDWR = tRCD_RD + 2
• 4× DR: tRDWR = tRCD_RD + 4 (nogle siger, at værdien +3 kan tillade brugen af ​​en lavere tWRRD).

Dette er alt sammen retningslinjer for at undgå absurde kombinationer. Du kan afvige en smule fra disse regler for at finjustere tingene, men jo længere du afviger, jo mere sandsynligt er det, at du støder på subtile fejl , der først opstår efter mange timers stress eller i bestemte applikationer.

tWR, tWTR, tRTP og tCWL: subtiminger, der kan bemærkes

Ud over tRFC, tFAW og tRRD er der andre meget relevante sub-timings i RAM-adfærd: tWR, tWTRS, tWTRL, tRTP og tCWL . Adskillige brugere har delt specifikke oplevelser, hvor justering af disse værdier tydeligt har forbedret både stabilitet og ydeevne.

tWR (Write Recovery Time) markerer den tid, hukommelsen skal vente efter en skriveoperation, før den kan udføre visse efterfølgende operationer. I tilfælde af en bruger, der fulgte DRAM-beregneren til at lempe tFAW og tWR fra 12 til 24, var effekten slående: hukommelsen blev stabil i tests som MemTest86, men tiderne i membench blev dramatisk forværret . Med andre ord var stabiliteten blevet opnået, men på bekostning af en alvorlig indvirkning på ydeevnen.

Da den samme bruger vendte tilbage til mere aggressive timings og samtidig finjusterede andre parametre såsom tRFC, tRFC2 og tRFC4, opnåede han en konfiguration med CL15, tRCDRD 16 og meget stramme subtimings, stabile i flere kørsler af memtest og Karhu . Han øgede endda VDDP og VDDG en smule til 0,9 V og 0,95 V for at opfylde de anbefalede minimumsværdier, samtidig med at RAM-spændingen blev opretholdt omkring 1,38 V og SoC'en på 1,1 V.

Hvad angår tWTR (Write to Read), er det normalt opdelt i tWTRS (Short) og tWTRL (Long). En almindelig anbefaling er at indstille tWTRL til at fordoble eller tredoble tRRDS , hvilket sikrer tilstrækkelig buffering mellem skrivninger og læsninger for at undgå overbelastning af bankerne. Igen er dette mere en praktisk retningslinje end en rigid regel, men det hjælper med at forhindre problematiske kombinationer.

tRTP (Read to Precharge) og tCWL (CAS Write Latency) spiller også en rolle. Der er en ret almindelig retningslinje: tCWL sættes normalt lig med tCL . Hvis de ikke stemmer overens, justeres forskellen ofte til et logisk trin, hvor værdien øges eller mindskes for at opretholde konsistens. At sænke tCWL for meget kan forårsage ustabilitet uden en målbar forbedring uden for meget specifikke benchmarks.

Relateret artikel:

Sådan udfører du stabilitetstest med OCCT på CPU, GPU, RAM og PSU

Isaac

Passioneret forfatter om bytes-verdenen og teknologien generelt. Jeg elsker at dele min viden gennem skrivning, og det er det, jeg vil gøre i denne blog, vise dig alle de mest interessante ting om gadgets, software, hardware, teknologiske trends og mere. Mit mål er at hjælpe dig med at navigere i den digitale verden på en enkel og underholdende måde.